<html>
<head>
<style><!--
.hmmessage P
{
margin:0px;
padding:0px
}
body.hmmessage
{
font-size: 10pt;
font-family:Tahoma
}
--></style></head>
<body class='hmmessage'><div dir='ltr'>
An update on this issue.<div><br></div><div>The registers VSYNCSHIFT PIPEACONF and TRANSACONF are been set to interlace mode at GRUB startup.</div><div><br></div><div>Test:</div><div><br></div><div>Boot computer with AV/TV in standby.</div><div>Force GRUB to show menu selection.</div><div>Turn on AV/TV and select PC HDMI while in GRUB menu.</div><div>GRUB shows up with 1080i 50hz.</div><div><br></div><div>So is it GRUB setting the mode or the BIOS? This may happen to me since my AV is telling via EDID that the preferred mode is interlaced?</div><div><br></div><div><br></div><div>-- Paulo Louro<br><br><div><div id="SkyDrivePlaceholder"></div>> Date: Tue, 24 Jan 2012 23:28:36 +0100<br>> From: daniel@ffwll.ch<br>> To: paulo_louro@msn.com<br>> CC: intel-gfx@lists.freedesktop.org<br>> Subject: Re: [Intel-gfx] [PROBLEM FOUND] Problem No HDMI when AV/TV in standby mode<br>> <br>> On Tue, Jan 24, 2012 at 10:03:57PM +0000, paulo louro wrote:<br>> > <br>> > Very ugly hack, <br>> > In file --->  intel_display.c                         function --- >  ironlake_crtc_mode_set<br>> >    temp = I915_READ(_TRANSACONF);  I915_WRITE(_TRANSACONF,  temp & ~(7<<21)); <br>> >        I915_WRITE( 0x60028, 0x00000000);   //VSYNCSHIFT_A— Vertical Sync Shift Register   This register needs to be 0x00000000 for progressive mode <br>> >        I915_WRITE(PIPECONF(pipe), pipeconf);   POSTING_READ(PIPECONF(pipe));<br>> > In file --->  i915_reg.h                         #define   PIPECONF_INTERLACE_W_FIELD_INDICATION    (7 << 21)  // ( 6 << 21)  <br>> > Not sure why the PIPECONF MASK is 110 and not 111, from intel pdf 000b  Progressive Fetch / Progressive display / 001b PF-ID Progressive Fetch / Interlaced display (HDMI) Requires panel fitting to be enabled <br>> <br>> Wohoo, this is awesome. Can you maybe go right ahead and create a patch<br>> for this? Should be nothing more than checking for an interlaced mode and<br>> banging the right values into these registers ...<br>> <br>> Yours, Daniel<br>> -- <br>> Daniel Vetter<br>> Mail: daniel@ffwll.ch<br>> Mobile: +41 (0)79 365 57 48<br></div></div>                                          </div></body>
</html>