[PATCH 3/3] amdgpu/pp: rewrite fiji pwr virus upload code.
Dave Airlie
airlied at gmail.com
Fri Sep 29 02:37:59 UTC 2017
From: Dave Airlie <airlied at redhat.com>
Along the same lines as rewriting the polaris code, this rewrites
the fiji code, and reduces the driver size by ~40k.
Signed-off-by: Dave Airlie <airlied at redhat.com>
---
drivers/gpu/drm/amd/powerplay/inc/fiji_pwrvirus.h | 10797 +++----------------
drivers/gpu/drm/amd/powerplay/smumgr/fiji_smumgr.c | 35 +-
2 files changed, 1284 insertions(+), 9548 deletions(-)
diff --git a/drivers/gpu/drm/amd/powerplay/inc/fiji_pwrvirus.h b/drivers/gpu/drm/amd/powerplay/inc/fiji_pwrvirus.h
index e202e56..9d391f0 100644
--- a/drivers/gpu/drm/amd/powerplay/inc/fiji_pwrvirus.h
+++ b/drivers/gpu/drm/amd/powerplay/inc/fiji_pwrvirus.h
@@ -35,7 +35,16 @@ struct PWR_Command_Table
};
typedef struct PWR_Command_Table PWR_Command_Table;
-static const PWR_Command_Table PwrVirusTable[] =
+struct PWR_DFY_Section {
+ uint32_t dfy_cntl;
+ uint32_t dfy_addr_hi, dfy_addr_lo;
+ uint32_t dfy_size;
+ uint32_t dfy_data[];
+};
+
+typedef struct PWR_DFY_Section PWR_DFY_Section;
+
+static const PWR_Command_Table PwrVirusTable_pre[] =
{
{ 0x100100b6, mmPCIE_INDEX },
{ 0x00000000, mmPCIE_DATA },
@@ -457,9544 +466,1254 @@ static const PWR_Command_Table PwrVirusTable[] =
{ 0x000f016a, mmCP_HYP_MEC2_UCODE_DATA },
{ 0x000f016a, mmCP_HYP_MEC2_UCODE_DATA },
{ 0x000f016a, mmCP_HYP_MEC2_UCODE_DATA },
- { 0x80000004, mmCP_DFY_CNTL },
- { 0x000000b4, mmCP_DFY_ADDR_HI },
- { 0x540fe800, mmCP_DFY_ADDR_LO },
- { 0x7e000200, mmCP_DFY_DATA_0 },
- { 0x7e020201, mmCP_DFY_DATA_0 },
- { 0x7e040204, mmCP_DFY_DATA_0 },
- { 0x7e060205, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
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- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
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- { 0x0a080500, mmCP_DFY_DATA_0 },
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- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a080500, mmCP_DFY_DATA_0 },
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- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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+ },
+ .dfy_size = 1024
+};
+
+static const PWR_Command_Table PwrVirusTable_post[] = {
{ 0x00000000, mmCP_MEC_CNTL },
{ 0x00000000, mmCP_MEC_CNTL },
{ 0x00000004, mmSRBM_GFX_CNTL },
diff --git a/drivers/gpu/drm/amd/powerplay/smumgr/fiji_smumgr.c b/drivers/gpu/drm/amd/powerplay/smumgr/fiji_smumgr.c
index 289006b..592a89a 100644
--- a/drivers/gpu/drm/amd/powerplay/smumgr/fiji_smumgr.c
+++ b/drivers/gpu/drm/amd/powerplay/smumgr/fiji_smumgr.c
@@ -159,27 +159,44 @@ static int fiji_start_smu_in_non_protection_mode(struct pp_hwmgr *hwmgr)
return result;
}
-static int fiji_setup_pwr_virus(struct pp_hwmgr *hwmgr)
+static void execute_pwr_table(struct pp_hwmgr *hwmgr, const PWR_Command_Table *pvirus, int size)
{
int i;
- int result = -EINVAL;
uint32_t reg, data;
- const PWR_Command_Table *pvirus = PwrVirusTable;
-
- for (i = 0; i < ARRAY_SIZE(PwrVirusTable); i++) {
+ for (i = 0; i < size; i++) {
reg = pvirus->reg;
data = pvirus->data;
if (reg != 0xffffffff)
cgs_write_register(hwmgr->device, reg, data);
- else {
- result = 0;
+ else
break;
- }
pvirus++;
}
+}
- return result;
+static void execute_pwr_dfy_table(struct pp_hwmgr *hwmgr, const PWR_DFY_Section *section)
+{
+ int i;
+ cgs_write_register(hwmgr->device, mmCP_DFY_CNTL, section->dfy_cntl);
+ cgs_write_register(hwmgr->device, mmCP_DFY_ADDR_HI, section->dfy_addr_hi);
+ cgs_write_register(hwmgr->device, mmCP_DFY_ADDR_LO, section->dfy_addr_lo);
+ for (i = 0; i < section->dfy_size; i++)
+ cgs_write_register(hwmgr->device, mmCP_DFY_DATA_0, section->dfy_data[i]);
+}
+
+static int fiji_setup_pwr_virus(struct pp_hwmgr *hwmgr)
+{
+ execute_pwr_table(hwmgr, PwrVirusTable_pre, ARRAY_SIZE(PwrVirusTable_pre));
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section1);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section2);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section3);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section4);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section5);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section6);
+ execute_pwr_table(hwmgr, PwrVirusTable_post, ARRAY_SIZE(PwrVirusTable_post));
+
+ return 0;
}
static int fiji_start_avfs_btc(struct pp_hwmgr *hwmgr)
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