<html> <head> <meta content="text/html; charset=windows-1252" http-equiv="Content-Type"> </head> <body text="#000000" bgcolor="#FFFFFF"> <div class="moz-cite-prefix">You somehow messed up the attachment. Instead of individual files everything is squashed together as all-edc.patch. Please fix that otherwise proper review won't be possible. Christian. Am 28.04.2017 um 00:13 schrieb Panariti, David: </div> <blockquote cite="mid:BN6PR12MB1889CED9632BAE0144E8AE1795100@BN6PR12MB1889.namprd12.prod.outlook.com" type="cite"> <meta http-equiv="Content-Type" content="text/html; charset=windows-1252"> <meta name="Generator" content="Microsoft Word 15 (filtered medium)"> <style></style> <div class="WordSection1"> The changes in the workarounds function use DRM_INFO rather than DRM_DEBUG because CZs with EDC are often used in embedded environments and any info can be useful especially in the case of an intermittent problem.<o:p></o:p> <o:p> </o:p> From e1ce383592c275b58ad95bd80b5479af8c1f9dae Mon Sep 17 00:00:00 2001<o:p></o:p> From: David Panariti <a class="moz-txt-link-rfc2396E" href="mailto:David.Panariti@amd.com"><David.Panariti@amd.com></a><o:p></o:p> Date: Fri, 14 Apr 2017 13:41:52 -0400<o:p></o:p> Subject: [PATCH 1/3] drm/amdgpu: Moved gfx_v8_0_select_se_sh() in lieu of<o:p></o:p> re-redundant prototype.<o:p></o:p> <o:p> </o:p> Will be needed for the rest of the EDC workarounds patch.<o:p></o:p> <o:p> </o:p> Change-Id: Ie586ab38a69e98a91c6cb5747e285ce8bfdd1c86<o:p></o:p> Signed-off-by: David Panariti <a class="moz-txt-link-rfc2396E" href="mailto:David.Panariti@amd.com"><David.Panariti@amd.com></a><o:p></o:p> ---<o:p></o:p> drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c | 46 +++++++++++++++++------------------<o:p></o:p> 1 file changed, 23 insertions(+), 23 deletions(-)<o:p></o:p> <o:p> </o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c b/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> index 2ff5f19..27b57cb 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> @@ -1500,6 +1500,29 @@ static int gfx_v8_0_kiq_init(struct amdgpu_device *adev)<o:p></o:p> return 0;<o:p></o:p> }<o:p></o:p> <o:p></o:p> +static void gfx_v8_0_select_se_sh(struct amdgpu_device *adev,<o:p></o:p> + u32 se_num, u32 sh_num, u32 instance)<o:p></o:p> +{<o:p></o:p> + u32 data;<o:p></o:p> +<o:p></o:p> + if (instance == 0xffffffff)<o:p></o:p> + data = REG_SET_FIELD(0, GRBM_GFX_INDEX, INSTANCE_BROADCAST_WRITES, 1);<o:p></o:p> + else<o:p></o:p> + data = REG_SET_FIELD(0, GRBM_GFX_INDEX, INSTANCE_INDEX, instance);<o:p></o:p> +<o:p></o:p> + if (se_num == 0xffffffff)<o:p></o:p> + data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SE_BROADCAST_WRITES, 1);<o:p></o:p> + else<o:p></o:p> + data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SE_INDEX, se_num);<o:p></o:p> +<o:p></o:p> + if (sh_num == 0xffffffff)<o:p></o:p> + data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SH_BROADCAST_WRITES, 1);<o:p></o:p> + else<o:p></o:p> + data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SH_INDEX, sh_num);<o:p></o:p> +<o:p></o:p> + WREG32(mmGRBM_GFX_INDEX, data);<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> static const u32 vgpr_init_compute_shader[] =<o:p></o:p> {<o:p></o:p> 0x7e000209, 0x7e020208,<o:p></o:p> @@ -3556,29 +3579,6 @@ static void gfx_v8_0_tiling_mode_table_init(struct amdgpu_device *adev)<o:p></o:p> }<o:p></o:p> }<o:p></o:p> <o:p></o:p> -static void gfx_v8_0_select_se_sh(struct amdgpu_device *adev,<o:p></o:p> - u32 se_num, u32 sh_num, u32 instance)<o:p></o:p> -{<o:p></o:p> - u32 data;<o:p></o:p> -<o:p></o:p> - if (instance == 0xffffffff)<o:p></o:p> - data = REG_SET_FIELD(0, GRBM_GFX_INDEX, INSTANCE_BROADCAST_WRITES, 1);<o:p></o:p> - else<o:p></o:p> - data = REG_SET_FIELD(0, GRBM_GFX_INDEX, INSTANCE_INDEX, instance);<o:p></o:p> -<o:p></o:p> - if (se_num == 0xffffffff)<o:p></o:p> - data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SE_BROADCAST_WRITES, 1);<o:p></o:p> - else<o:p></o:p> - data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SE_INDEX, se_num);<o:p></o:p> -<o:p></o:p> - if (sh_num == 0xffffffff)<o:p></o:p> - data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SH_BROADCAST_WRITES, 1);<o:p></o:p> - else<o:p></o:p> - data = REG_SET_FIELD(data, GRBM_GFX_INDEX, SH_INDEX, sh_num);<o:p></o:p> -<o:p></o:p> - WREG32(mmGRBM_GFX_INDEX, data);<o:p></o:p> -}<o:p></o:p> -<o:p></o:p> static u32 gfx_v8_0_create_bitmask(u32 bit_width)<o:p></o:p> {<o:p></o:p> return (u32)((1ULL << bit_width) - 1);<o:p></o:p> -- <o:p></o:p> 2.7.4<o:p></o:p> <o:p> </o:p> <o:p> </o:p> From 38fac8cab73dbc07e0ee7599b52106bc09dd32ea Mon Sep 17 00:00:00 2001<o:p></o:p> From: David Panariti <a class="moz-txt-link-rfc2396E" href="mailto:David.Panariti@amd.com"><David.Panariti@amd.com></a><o:p></o:p> Date: Mon, 24 Apr 2017 11:05:45 -0400<o:p></o:p> Subject: [PATCH 2/3] drm/amdgpu: Complete Carrizo EDC (Error Detection and<o:p></o:p> Correction) workarounds.<o:p></o:p> <o:p> </o:p> The workarounds are unconditionally performed on CZs with EDC enabled.<o:p></o:p> EDC detects uncorrected ECC errors and uses data poisoning to prevent<o:p></o:p> corrupted compute results from being used (read).<o:p></o:p> EDC enabled CZs are often used in embedded environments.<o:p></o:p> <o:p> </o:p> Change-Id: I84c261785329beeb797f11efbe0ec35790f2996c<o:p></o:p> Signed-off-by: David Panariti <a class="moz-txt-link-rfc2396E" href="mailto:David.Panariti@amd.com"><David.Panariti@amd.com></a><o:p></o:p> ---<o:p></o:p> drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c | 148 ++++++++++++++++++++++++----------<o:p></o:p> 1 file changed, 106 insertions(+), 42 deletions(-)<o:p></o:p> <o:p> </o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c b/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> index 27b57cb..2f5bf5f 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> @@ -1645,35 +1645,92 @@ static const u32 sgpr2_init_regs[] =<o:p></o:p> mmCOMPUTE_USER_DATA_9, 0xedcedc09,<o:p></o:p> };<o:p></o:p> <o:p></o:p> -static const u32 sec_ded_counter_registers[] =<o:p></o:p> -{<o:p></o:p> - mmCPC_EDC_ATC_CNT,<o:p></o:p> - mmCPC_EDC_SCRATCH_CNT,<o:p></o:p> - mmCPC_EDC_UCODE_CNT,<o:p></o:p> - mmCPF_EDC_ATC_CNT,<o:p></o:p> - mmCPF_EDC_ROQ_CNT,<o:p></o:p> - mmCPF_EDC_TAG_CNT,<o:p></o:p> - mmCPG_EDC_ATC_CNT,<o:p></o:p> - mmCPG_EDC_DMA_CNT,<o:p></o:p> - mmCPG_EDC_TAG_CNT,<o:p></o:p> - mmDC_EDC_CSINVOC_CNT,<o:p></o:p> - mmDC_EDC_RESTORE_CNT,<o:p></o:p> - mmDC_EDC_STATE_CNT,<o:p></o:p> - mmGDS_EDC_CNT,<o:p></o:p> - mmGDS_EDC_GRBM_CNT,<o:p></o:p> - mmGDS_EDC_OA_DED,<o:p></o:p> - mmSPI_EDC_CNT,<o:p></o:p> - mmSQC_ATC_EDC_GATCL1_CNT,<o:p></o:p> - mmSQC_EDC_CNT,<o:p></o:p> - mmSQ_EDC_DED_CNT,<o:p></o:p> - mmSQ_EDC_INFO,<o:p></o:p> - mmSQ_EDC_SEC_CNT,<o:p></o:p> - mmTCC_EDC_CNT,<o:p></o:p> - mmTCP_ATC_EDC_GATCL1_CNT,<o:p></o:p> - mmTCP_EDC_CNT,<o:p></o:p> - mmTD_EDC_CNT<o:p></o:p> +struct reg32_counter_name_map {<o:p></o:p> + uint32_t rnmap_addr; /* Counter register address */<o:p></o:p> + const char *rnmap_name; /* Name of the counter */<o:p></o:p> + size_t rnmap_num_instances; /* Number of block instances */<o:p></o:p> };<o:p></o:p> <o:p></o:p> +#define DEF_mmREG32_NAME_MAP_ELEMENT(reg, num_instances) { \<o:p></o:p> + .rnmap_addr = mm##reg, \<o:p></o:p> + .rnmap_name = #reg, \<o:p></o:p> + .rnmap_num_instances = num_instances \<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +/* See GRBM_GFX_INDEX, et. al. registers. */<o:p></o:p> +static const struct reg32_counter_name_map sec_ded_counter_registers[] = {<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(SQC_EDC_CNT, 2),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(SQC_ATC_EDC_GATCL1_CNT, 2),<o:p></o:p> +<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(SQ_EDC_SEC_CNT, 8),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(SQ_EDC_DED_CNT, 8),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(TCP_EDC_CNT, 8),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(TCP_ATC_EDC_GATCL1_CNT, 8),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(TD_EDC_CNT, 8),<o:p></o:p> +<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(TCC_EDC_CNT, 4),<o:p></o:p> +<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPC_EDC_ATC_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPC_EDC_SCRATCH_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPC_EDC_UCODE_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPF_EDC_ATC_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPF_EDC_ROQ_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPF_EDC_TAG_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPG_EDC_ATC_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPG_EDC_DMA_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(CPG_EDC_TAG_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(DC_EDC_CSINVOC_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(DC_EDC_STATE_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(DC_EDC_RESTORE_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(GDS_EDC_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(GDS_EDC_GRBM_CNT, 1),<o:p></o:p> + DEF_mmREG32_NAME_MAP_ELEMENT(SPI_EDC_CNT, 1),<o:p></o:p> +};<o:p></o:p> +<o:p></o:p> +static int gfx_v8_0_edc_clear_counters(struct amdgpu_device *adev)<o:p></o:p> +{<o:p></o:p> + int ci, se, sh, i;<o:p></o:p> + uint32_t count;<o:p></o:p> + int r = 0;<o:p></o:p> +<o:p></o:p> + mutex_lock(&adev->grbm_idx_mutex);<o:p></o:p> +<o:p></o:p> + for (ci = 0; ci < ARRAY_SIZE(sec_ded_counter_registers); ++ci) {<o:p></o:p> + const struct reg32_counter_name_map *cp =<o:p></o:p> + sec_ded_counter_registers + ci;<o:p></o:p> + const char *name = cp->rnmap_name;<o:p></o:p> +<o:p></o:p> + for (se = 0; se < adev->gfx.config.max_shader_engines; ++se) {<o:p></o:p> + for (sh = 0; sh < adev->gfx.config.max_sh_per_se; ++sh) {<o:p></o:p> + for (i = 0; i < cp->rnmap_num_instances; ++i) {<o:p></o:p> + gfx_v8_0_select_se_sh(adev, se, sh, i);<o:p></o:p> + count = RREG32(cp->rnmap_addr);<o:p></o:p> + count = RREG32(cp->rnmap_addr);<o:p></o:p> + if (count != 0) {<o:p></o:p> + /*<o:p></o:p> + * Workaround failed.<o:p></o:p> + * If people are interested<o:p></o:p> + * in EDC at all, they will<o:p></o:p> + * want to know which<o:p></o:p> + * counters had problems.<o:p></o:p> + */<o:p></o:p> + DRM_WARN("EDC counter %s is 0x%08x, but should be 0\n.",<o:p></o:p> + name, count);<o:p></o:p> + r = -EINVAL;<o:p></o:p> + goto ret;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> +ret:<o:p></o:p> + gfx_v8_0_select_se_sh(adev, 0xffffffff, 0xffffffff, 0xffffffff);<o:p></o:p> + mutex_unlock(&adev->grbm_idx_mutex);<o:p></o:p> +<o:p></o:p> + return r;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> static int gfx_v8_0_do_edc_gpr_workarounds(struct amdgpu_device *adev)<o:p></o:p> {<o:p></o:p> struct amdgpu_ring *ring = &adev->gfx.compute_ring[0];<o:p></o:p> @@ -1681,18 +1738,36 @@ static int gfx_v8_0_do_edc_gpr_workarounds(struct amdgpu_device *adev)<o:p></o:p> struct fence *f = NULL;<o:p></o:p> int r, i;<o:p></o:p> u32 tmp;<o:p></o:p> + u32 dis_bit;<o:p></o:p> unsigned total_size, vgpr_offset, sgpr_offset;<o:p></o:p> u64 gpu_addr;<o:p></o:p> <o:p></o:p> - /* only supported on CZ */<o:p></o:p> - if (adev->asic_type != CHIP_CARRIZO)<o:p></o:p> + if (adev->asic_type != CHIP_CARRIZO) {<o:p></o:p> + /* EDC is only supported on CZ */<o:p></o:p> + return 0;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + DRM_INFO("Detected Carrizo.\n");<o:p></o:p> +<o:p></o:p> + tmp = RREG32(mmCC_GC_EDC_CONFIG);<o:p></o:p> + dis_bit = REG_GET_FIELD(tmp, CC_GC_EDC_CONFIG, DIS_EDC);<o:p></o:p> + if (dis_bit) {<o:p></o:p> + /* On Carrizo, EDC may be disabled by a fuse. */<o:p></o:p> + DRM_INFO("EDC hardware is disabled, GC_EDC_CONFIG: 0x%08x.\n",<o:p></o:p> + tmp);<o:p></o:p> return 0;<o:p></o:p> + }<o:p></o:p> <o:p></o:p> /* bail if the compute ring is not ready */<o:p></o:p> if (!ring->ready)<o:p></o:p> return 0;<o:p></o:p> <o:p></o:p> - tmp = RREG32(mmGB_EDC_MODE);<o:p></o:p> + DRM_INFO("Applying EDC workarounds.\n");<o:p></o:p> +<o:p></o:p> + /*<o:p></o:p> + * Interested parties can enable EDC using debugfs register reads and<o:p></o:p> + * writes.<o:p></o:p> + */<o:p></o:p> WREG32(mmGB_EDC_MODE, 0);<o:p></o:p> <o:p></o:p> total_size =<o:p></o:p> @@ -1817,18 +1892,7 @@ static int gfx_v8_0_do_edc_gpr_workarounds(struct amdgpu_device *adev)<o:p></o:p> goto fail;<o:p></o:p> }<o:p></o:p> <o:p></o:p> - tmp = REG_SET_FIELD(tmp, GB_EDC_MODE, DED_MODE, 2);<o:p></o:p> - tmp = REG_SET_FIELD(tmp, GB_EDC_MODE, PROP_FED, 1);<o:p></o:p> - WREG32(mmGB_EDC_MODE, tmp);<o:p></o:p> -<o:p></o:p> - tmp = RREG32(mmCC_GC_EDC_CONFIG);<o:p></o:p> - tmp = REG_SET_FIELD(tmp, CC_GC_EDC_CONFIG, DIS_EDC, 0) | 1;<o:p></o:p> - WREG32(mmCC_GC_EDC_CONFIG, tmp);<o:p></o:p> -<o:p></o:p> -<o:p></o:p> - /* read back registers to clear the counters */<o:p></o:p> - for (i = 0; i < ARRAY_SIZE(sec_ded_counter_registers); i++)<o:p></o:p> - RREG32(sec_ded_counter_registers[i]);<o:p></o:p> + gfx_v8_0_edc_clear_counters(adev);<o:p></o:p> <o:p></o:p> fail:<o:p></o:p> amdgpu_ib_free(adev, &ib, NULL);<o:p></o:p> -- <o:p></o:p> 2.7.4<o:p></o:p> <o:p> </o:p> <o:p> </o:p> From ec4803205582c1011f5ced1ead70ee244268b4b8 Mon Sep 17 00:00:00 2001<o:p></o:p> From: David Panariti <a class="moz-txt-link-rfc2396E" href="mailto:David.Panariti@amd.com"><David.Panariti@amd.com></a><o:p></o:p> Date: Wed, 26 Apr 2017 10:13:06 -0400<o:p></o:p> Subject: [PATCH 3/3] drm/amdgpu: Add kernel parameter to control use of<o:p></o:p> ECC/EDC.<o:p></o:p> <o:p> </o:p> Allow various kinds of memory integrity methods (e.g. ECC/EDC) to be enabled<o:p></o:p> or disabled. By default, all features are disabled.<o:p></o:p> <o:p> </o:p> EDC is Error Detection and Correction. It can detect ECC errors and do 0 or<o:p></o:p> more of: count SEC (single error corrected) and DED (double error detected,<o:p></o:p> i.e. uncorrected ECC error), halt the affected block, interrupt the CPU.<o:p></o:p> Currently, only counting errors is supported.<o:p></o:p> <o:p> </o:p> Signed-off-by: David Panariti <a class="moz-txt-link-rfc2396E" href="mailto:David.Panariti@amd.com"><David.Panariti@amd.com></a><o:p></o:p> ---<o:p></o:p> drivers/gpu/drm/amd/amdgpu/amdgpu.h | 1 +<o:p></o:p> drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c | 4 ++++<o:p></o:p> drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c | 34 +++++++++++++++++++++++++++-----<o:p></o:p> drivers/gpu/drm/amd/include/amd_shared.h | 14 +++++++++++++<o:p></o:p> 4 files changed, 48 insertions(+), 5 deletions(-)<o:p></o:p> <o:p> </o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/amdgpu.h b/drivers/gpu/drm/amd/amdgpu/amdgpu.h<o:p></o:p> index 4a16e3c..0322392 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/amdgpu.h<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/amdgpu.h<o:p></o:p> @@ -111,6 +111,7 @@ extern int amdgpu_prim_buf_per_se;<o:p></o:p> extern int amdgpu_pos_buf_per_se;<o:p></o:p> extern int amdgpu_cntl_sb_buf_per_se;<o:p></o:p> extern int amdgpu_param_buf_per_se;<o:p></o:p> +extern unsigned amdgpu_ecc_flags;<o:p></o:p> <o:p></o:p> #define AMDGPU_DEFAULT_GTT_SIZE_MB 3072ULL /* 3GB by default */<o:p></o:p> #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS 3000<o:p></o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c b/drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c<o:p></o:p> index ead00d7..00e16ac 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c<o:p></o:p> @@ -110,6 +110,7 @@ int amdgpu_prim_buf_per_se = 0;<o:p></o:p> int amdgpu_pos_buf_per_se = 0;<o:p></o:p> int amdgpu_cntl_sb_buf_per_se = 0;<o:p></o:p> int amdgpu_param_buf_per_se = 0;<o:p></o:p> +unsigned amdgpu_ecc_flags = 0;<o:p></o:p> <o:p></o:p> MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");<o:p></o:p> module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);<o:p></o:p> @@ -235,6 +236,9 @@ module_param_named(cntl_sb_buf_per_se, amdgpu_cntl_sb_buf_per_se, int, 0444);<o:p></o:p> MODULE_PARM_DESC(param_buf_per_se, "the size of Off-Chip Pramater Cache per Shader Engine (default depending on gfx)");<o:p></o:p> module_param_named(param_buf_per_se, amdgpu_param_buf_per_se, int, 0444);<o:p></o:p> <o:p></o:p> +MODULE_PARM_DESC(ecc_flags, "ECC/EDC enable flags (0 = disable ECC/EDC (default))");<o:p></o:p> +module_param_named(ecc_flags, amdgpu_ecc_flags, uint, 0444);<o:p></o:p> +<o:p></o:p> <o:p></o:p> static const struct pci_device_id pciidlist[] = {<o:p></o:p> #ifdef CONFIG_DRM_AMDGPU_SI<o:p></o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c b/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> index 2f5bf5f..05cab7e 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/gfx_v8_0.c<o:p></o:p> @@ -1708,7 +1708,7 @@ static int gfx_v8_0_edc_clear_counters(struct amdgpu_device *adev)<o:p></o:p> count = RREG32(cp->rnmap_addr);<o:p></o:p> if (count != 0) {<o:p></o:p> /*<o:p></o:p> - * Workaround failed.<o:p></o:p> + * EDC workaround failed.<o:p></o:p> * If people are interested<o:p></o:p> * in EDC at all, they will<o:p></o:p> * want to know which<o:p></o:p> @@ -1747,14 +1747,24 @@ static int gfx_v8_0_do_edc_gpr_workarounds(struct amdgpu_device *adev)<o:p></o:p> return 0;<o:p></o:p> }<o:p></o:p> <o:p></o:p> - DRM_INFO("Detected Carrizo.\n");<o:p></o:p> + DRM_INFO("Detected Carrizo.\n");<o:p></o:p> <o:p></o:p> tmp = RREG32(mmCC_GC_EDC_CONFIG);<o:p></o:p> dis_bit = REG_GET_FIELD(tmp, CC_GC_EDC_CONFIG, DIS_EDC);<o:p></o:p> if (dis_bit) {<o:p></o:p> - /* On Carrizo, EDC may be disabled by a fuse. */<o:p></o:p> - DRM_INFO("EDC hardware is disabled, GC_EDC_CONFIG: 0x%08x.\n",<o:p></o:p> - tmp);<o:p></o:p> + /* On Carrizo, EDC may be disabled permanently by a fuse. */<o:p></o:p> + DRM_INFO("Carrizo EDC hardware is disabled, GC_EDC_CONFIG: 0x%08x.\n",<o:p></o:p> + tmp);<o:p></o:p> + return 0;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + /*<o:p></o:p> + * Check if EDC has been requested by a kernel parameter.<o:p></o:p> + * For Carrizo, EDC is the best/safest mode WRT error handling.<o:p></o:p> + */<o:p></o:p> + if (!(amdgpu_ecc_flags<o:p></o:p> + & (AMD_ECC_SUPPORT_BEST | AMD_ECC_SUPPORT_EDC))) {<o:p></o:p> + DRM_INFO("EDC support has not been requested.\n");<o:p></o:p> return 0;<o:p></o:p> }<o:p></o:p> <o:p></o:p> @@ -1892,6 +1902,20 @@ static int gfx_v8_0_do_edc_gpr_workarounds(struct amdgpu_device *adev)<o:p></o:p> goto fail;<o:p></o:p> }<o:p></o:p> <o:p></o:p> + /* 00 - GB_EDC_DED_MODE_LOG: Count DED errors but do not halt */<o:p></o:p> + tmp = REG_SET_FIELD(tmp, GB_EDC_MODE, DED_MODE, 0);<o:p></o:p> + /* Do not propagate the errors to the next block. */<o:p></o:p> + tmp = REG_SET_FIELD(tmp, GB_EDC_MODE, PROP_FED, 0);<o:p></o:p> + WREG32(mmGB_EDC_MODE, tmp);<o:p></o:p> +<o:p></o:p> + tmp = RREG32(mmCC_GC_EDC_CONFIG);<o:p></o:p> +<o:p></o:p> + /*<o:p></o:p> + * Clear EDC_DISABLE bit so the counters are available.<o:p></o:p> + */<o:p></o:p> + tmp = REG_SET_FIELD(tmp, CC_GC_EDC_CONFIG, DIS_EDC, 0);<o:p></o:p> + WREG32(mmCC_GC_EDC_CONFIG, tmp);<o:p></o:p> +<o:p></o:p> gfx_v8_0_edc_clear_counters(adev);<o:p></o:p> <o:p></o:p> fail:<o:p></o:p> diff --git a/drivers/gpu/drm/amd/include/amd_shared.h b/drivers/gpu/drm/amd/include/amd_shared.h<o:p></o:p> index 2ccf44e..c4fd013 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/include/amd_shared.h<o:p></o:p> +++ b/drivers/gpu/drm/amd/include/amd_shared.h<o:p></o:p> @@ -179,6 +179,20 @@ struct amd_pp_profile {<o:p></o:p> #define AMD_PG_SUPPORT_GFX_QUICK_MG (1 << 11)<o:p></o:p> #define AMD_PG_SUPPORT_GFX_PIPELINE (1 << 12)<o:p></o:p> <o:p></o:p> +/*<o:p></o:p> + * ECC flags<o:p></o:p> + * Allows the user to choose what kind of error detection/correction is used.<o:p></o:p> + * Currently, EDC is supported on Carrizo.<o:p></o:p> + *<o:p></o:p> + * The AMD_ECC_SUPPORT_BEST bit is used to allow a user to have the driver<o:p></o:p> + * set what it thinks is best/safest mode. This may not be the same as the<o:p></o:p> + * default, depending on the GPU and the application.<o:p></o:p> + * Using a single bit makes it easy to request the best support without<o:p></o:p> + * needing to know all currently supported modes.<o:p></o:p> + */<o:p></o:p> +#define AMD_ECC_SUPPORT_BEST (1 << 0)<o:p></o:p> +#define AMD_ECC_SUPPORT_EDC (1 << 1)<o:p></o:p> +<o:p></o:p> enum amd_pm_state_type {<o:p></o:p> /* not used for dpm */<o:p></o:p> POWER_STATE_TYPE_DEFAULT,<o:p></o:p> -- <o:p></o:p> 2.7.4<o:p></o:p> <o:p> </o:p> </div> </blockquote> </body> </html>