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<div style="font-family: Calibri, Arial, Helvetica, sans-serif; font-size: 12pt; color: rgb(0, 0, 0);">
Series is:</div>
<div style="font-family: Calibri, Arial, Helvetica, sans-serif; font-size: 12pt; color: rgb(0, 0, 0);">
Reviewed-by: Alex Deucher <alexander.deucher@amd.com><br>
</div>
<div id="appendonsend"></div>
<hr style="display:inline-block;width:98%" tabindex="-1">
<div id="divRplyFwdMsg" dir="ltr"><font face="Calibri, sans-serif" style="font-size:11pt" color="#000000"><b>From:</b> amd-gfx <amd-gfx-bounces@lists.freedesktop.org> on behalf of Russell, Kent <Kent.Russell@amd.com><br>
<b>Sent:</b> Thursday, August 1, 2019 7:48 AM<br>
<b>To:</b> amd-gfx@lists.freedesktop.org <amd-gfx@lists.freedesktop.org><br>
<b>Cc:</b> Russell, Kent <Kent.Russell@amd.com><br>
<b>Subject:</b> [PATCH 1/2] drm/amdgpu: Update NBIO headers to add TXCLK3/4</font>
<div> </div>
</div>
<div class="BodyFragment"><font size="2"><span style="font-size:11pt;">
<div class="PlainText">These are added for VG20, and are needed for PCIe bandwidth.<br>
<br>
Change-Id: I54474bb53ed563d083521d24944f5f97d372f001<br>
Signed-off-by: Kent Russell <kent.russell@amd.com><br>
---<br>
.../include/asic_reg/nbio/nbio_7_0_sh_mask.h | 30 +++++++++++++++++++<br>
.../amd/include/asic_reg/nbio/nbio_7_0_smn.h | 6 ++++<br>
2 files changed, 36 insertions(+)<br>
<br>
diff --git a/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_sh_mask.h b/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_sh_mask.h<br>
index 88602479a1aa..ee8c15e4543d 100644<br>
--- a/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_sh_mask.h<br>
+++ b/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_sh_mask.h<br>
@@ -74709,6 +74709,36 @@<br>
//PCIE_PERF_COUNT1_TXCLK2<br>
#define PCIE_PERF_COUNT1_TXCLK2__COUNTER1__SHIFT 0x0<br>
#define PCIE_PERF_COUNT1_TXCLK2__COUNTER1_MASK 0xFFFFFFFFL<br>
+//PCIE_PERF_CNTL_TXCLK3<br>
+#define PCIE_PERF_CNTL_TXCLK3__EVENT0_SEL__SHIFT 0x0<br>
+#define PCIE_PERF_CNTL_TXCLK3__EVENT1_SEL__SHIFT 0x8<br>
+#define PCIE_PERF_CNTL_TXCLK3__COUNTER0_UPPER__SHIFT 0x10<br>
+#define PCIE_PERF_CNTL_TXCLK3__COUNTER1_UPPER__SHIFT 0x18<br>
+#define PCIE_PERF_CNTL_TXCLK3__EVENT0_SEL_MASK 0x000000FFL<br>
+#define PCIE_PERF_CNTL_TXCLK3__EVENT1_SEL_MASK 0x0000FF00L<br>
+#define PCIE_PERF_CNTL_TXCLK3__COUNTER0_UPPER_MASK 0x00FF0000L<br>
+#define PCIE_PERF_CNTL_TXCLK3__COUNTER1_UPPER_MASK 0xFF000000L<br>
+//PCIE_PERF_COUNT0_TXCLK3<br>
+#define PCIE_PERF_COUNT0_TXCLK3__COUNTER0__SHIFT 0x0<br>
+#define PCIE_PERF_COUNT0_TXCLK3__COUNTER0_MASK 0xFFFFFFFFL<br>
+//PCIE_PERF_COUNT1_TXCLK3<br>
+#define PCIE_PERF_COUNT1_TXCLK3__COUNTER1__SHIFT 0x0<br>
+#define PCIE_PERF_COUNT1_TXCLK3__COUNTER1_MASK 0xFFFFFFFFL<br>
+//PCIE_PERF_CNTL_TXCLK4<br>
+#define PCIE_PERF_CNTL_TXCLK4__EVENT0_SEL__SHIFT 0x0<br>
+#define PCIE_PERF_CNTL_TXCLK4__EVENT1_SEL__SHIFT 0x8<br>
+#define PCIE_PERF_CNTL_TXCLK4__COUNTER0_UPPER__SHIFT 0x10<br>
+#define PCIE_PERF_CNTL_TXCLK4__COUNTER1_UPPER__SHIFT 0x18<br>
+#define PCIE_PERF_CNTL_TXCLK4__EVENT0_SEL_MASK 0x000000FFL<br>
+#define PCIE_PERF_CNTL_TXCLK4__EVENT1_SEL_MASK 0x0000FF00L<br>
+#define PCIE_PERF_CNTL_TXCLK4__COUNTER0_UPPER_MASK 0x00FF0000L<br>
+#define PCIE_PERF_CNTL_TXCLK4__COUNTER1_UPPER_MASK 0xFF000000L<br>
+//PCIE_PERF_COUNT0_TXCLK4<br>
+#define PCIE_PERF_COUNT0_TXCLK4__COUNTER0__SHIFT 0x0<br>
+#define PCIE_PERF_COUNT0_TXCLK4__COUNTER0_MASK 0xFFFFFFFFL<br>
+//PCIE_PERF_COUNT1_TXCLK4<br>
+#define PCIE_PERF_COUNT1_TXCLK4__COUNTER1__SHIFT 0x0<br>
+#define PCIE_PERF_COUNT1_TXCLK4__COUNTER1_MASK 0xFFFFFFFFL<br>
//PCIE_PRBS_CLR<br>
#define PCIE_PRBS_CLR__PRBS_CLR__SHIFT 0x0<br>
#define PCIE_PRBS_CLR__PRBS_POLARITY_EN__SHIFT 0x18<br>
diff --git a/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_smn.h b/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_smn.h<br>
index caf5ffdc130a..6702575bc6e3 100644<br>
--- a/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_smn.h<br>
+++ b/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_smn.h<br>
@@ -50,6 +50,12 @@<br>
#define smnPCIE_PERF_CNTL_TXCLK2 0x11180254<br>
#define smnPCIE_PERF_COUNT0_TXCLK2 0x11180258<br>
#define smnPCIE_PERF_COUNT1_TXCLK2 0x1118025c<br>
+#define smnPCIE_PERF_CNTL_TXCLK3 0x1118021c<br>
+#define smnPCIE_PERF_COUNT0_TXCLK3 0x11180220<br>
+#define smnPCIE_PERF_COUNT1_TXCLK3 0x11180224<br>
+#define smnPCIE_PERF_CNTL_TXCLK4 0x11180228<br>
+#define smnPCIE_PERF_COUNT0_TXCLK4 0x1118022c<br>
+#define smnPCIE_PERF_COUNT1_TXCLK4 0x11180230<br>
<br>
#define smnPCIE_RX_NUM_NAK 0x11180038<br>
#define smnPCIE_RX_NUM_NAK_GENERATED 0x1118003c<br>
-- <br>
2.17.1<br>
<br>
_______________________________________________<br>
amd-gfx mailing list<br>
amd-gfx@lists.freedesktop.org<br>
<a href="https://lists.freedesktop.org/mailman/listinfo/amd-gfx">https://lists.freedesktop.org/mailman/listinfo/amd-gfx</a></div>
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