<html xmlns:v="urn:schemas-microsoft-com:vml" xmlns:o="urn:schemas-microsoft-com:office:office" xmlns:w="urn:schemas-microsoft-com:office:word" xmlns:m="http://schemas.microsoft.com/office/2004/12/omml" xmlns="http://www.w3.org/TR/REC-html40"> <head> <meta http-equiv="Content-Type" content="text/html; charset=us-ascii"> <meta name="Generator" content="Microsoft Word 15 (filtered medium)"> <style></style> </head> <body lang="EN-US" link="#0563C1" vlink="#954F72" style="word-wrap:break-word"> [AMD Public Use] <div class="WordSection1"> v1: Aldebaran uses reset control to support mode2 reset. The sequences to<o:p></o:p> reset and restore hardware context are specific to a particular<o:p></o:p> configuration.<o:p></o:p> <o:p> </o:p> v2: Clear bus mastering before reset.<o:p></o:p> Fix coding style issues, drop unwanted variables and info log.<o:p></o:p> <o:p> </o:p> Signed-off-by: Lijo Lazar <a href="mailto:lijo.lazar@amd.com"> lijo.lazar@amd.com</a><o:p></o:p> ---<o:p></o:p> drivers/gpu/drm/amd/amdgpu/Makefile | 2 +-<o:p></o:p> drivers/gpu/drm/amd/amdgpu/aldebaran.c | 407 ++++++++++++++++++++++<o:p></o:p> drivers/gpu/drm/amd/amdgpu/aldebaran.h | 32 ++<o:p></o:p> drivers/gpu/drm/amd/amdgpu/amdgpu_reset.c | 16 +<o:p></o:p> drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c | 8 +-<o:p></o:p> 5 files changed, 463 insertions(+), 2 deletions(-)<o:p></o:p> create mode 100644 drivers/gpu/drm/amd/amdgpu/aldebaran.c<o:p></o:p> create mode 100644 drivers/gpu/drm/amd/amdgpu/aldebaran.h<o:p></o:p> <o:p> </o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/Makefile b/drivers/gpu/drm/amd/amdgpu/Makefile<o:p></o:p> index a0a5fd1788b5..42153638a55c 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/Makefile<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/Makefile<o:p></o:p> @@ -71,7 +71,7 @@ amdgpu-y += \<o:p></o:p> vi.o mxgpu_vi.o nbio_v6_1.o soc15.o emu_soc.o mxgpu_ai.o nbio_v7_0.o vega10_reg_init.o \<o:p></o:p> vega20_reg_init.o nbio_v7_4.o nbio_v2_3.o nv.o navi10_reg_init.o navi14_reg_init.o \<o:p></o:p> arct_reg_init.o navi12_reg_init.o mxgpu_nv.o sienna_cichlid_reg_init.o vangogh_reg_init.o \<o:p></o:p> - nbio_v7_2.o dimgrey_cavefish_reg_init.o hdp_v4_0.o hdp_v5_0.o aldebaran_reg_init.o<o:p></o:p> + nbio_v7_2.o dimgrey_cavefish_reg_init.o hdp_v4_0.o hdp_v5_0.o aldebaran_reg_init.o aldebaran.o<o:p></o:p> <o:p></o:p> # add DF block<o:p></o:p> amdgpu-y += \<o:p></o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/aldebaran.c b/drivers/gpu/drm/amd/amdgpu/aldebaran.c<o:p></o:p> new file mode 100644<o:p></o:p> index 000000000000..39604a461bf5<o:p></o:p> --- /dev/null<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/aldebaran.c<o:p></o:p> @@ -0,0 +1,407 @@<o:p></o:p> +/*<o:p></o:p> + * Copyright 2021 Advanced Micro Devices, Inc.<o:p></o:p> + *<o:p></o:p> + * Permission is hereby granted, free of charge, to any person obtaining a<o:p></o:p> + * copy of this software and associated documentation files (the "Software"),<o:p></o:p> + * to deal in the Software without restriction, including without limitation<o:p></o:p> + * the rights to use, copy, modify, merge, publish, distribute, sublicense,<o:p></o:p> + * and/or sell copies of the Software, and to permit persons to whom the<o:p></o:p> + * Software is furnished to do so, subject to the following conditions:<o:p></o:p> + *<o:p></o:p> + * The above copyright notice and this permission notice shall be included in<o:p></o:p> + * all copies or substantial portions of the Software.<o:p></o:p> + *<o:p></o:p> + * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR<o:p></o:p> + * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,<o:p></o:p> + * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL<o:p></o:p> + * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR<o:p></o:p> + * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,<o:p></o:p> + * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR<o:p></o:p> + * OTHER DEALINGS IN THE SOFTWARE.<o:p></o:p> + *<o:p></o:p> + */<o:p></o:p> +<o:p></o:p> +#include "aldebaran.h"<o:p></o:p> +#include "amdgpu_reset.h"<o:p></o:p> +#include "amdgpu_amdkfd.h"<o:p></o:p> +#include "amdgpu_dpm.h"<o:p></o:p> +#include "amdgpu_job.h"<o:p></o:p> +#include "amdgpu_ring.h"<o:p></o:p> +#include "amdgpu_ras.h"<o:p></o:p> +#include "amdgpu_psp.h"<o:p></o:p> +#include "amdgpu_xgmi.h"<o:p></o:p> +<o:p></o:p> +static struct amdgpu_reset_handler *<o:p></o:p> +aldebaran_get_reset_handler(struct amdgpu_reset_control *reset_ctl,<o:p></o:p> + struct amdgpu_reset_context *reset_context)<o:p></o:p> +{<o:p></o:p> + struct amdgpu_reset_handler *handler;<o:p></o:p> + struct amdgpu_device *adev = (struct amdgpu_device *)reset_ctl->handle;<o:p></o:p> +<o:p></o:p> + if (reset_context->method != AMD_RESET_METHOD_NONE) {<o:p></o:p> + dev_dbg(adev->dev, "Getting reset handler for method %d\n",<o:p></o:p> + reset_context->method);<o:p></o:p> + list_for_each_entry(handler, &reset_ctl->reset_handlers,<o:p></o:p> + handler_list) {<o:p></o:p> + if (handler->reset_method == reset_context->method)<o:p></o:p> + return handler;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + if (adev->gmc.xgmi.connected_to_cpu) {<o:p></o:p> + list_for_each_entry(handler, &reset_ctl->reset_handlers,<o:p></o:p> + handler_list) {<o:p></o:p> + if (handler->reset_method == AMD_RESET_METHOD_MODE2) {<o:p></o:p> + reset_context->method = AMD_RESET_METHOD_MODE2;<o:p></o:p> + return handler;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + dev_dbg(adev->dev, "Reset handler not found!\n");<o:p></o:p> +<o:p></o:p> + return NULL;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +static int aldebaran_mode2_suspend_ip(struct amdgpu_device *adev)<o:p></o:p> +{<o:p></o:p> + int r, i;<o:p></o:p> +<o:p></o:p> + amdgpu_device_set_pg_state(adev, AMD_PG_STATE_UNGATE);<o:p></o:p> + amdgpu_device_set_cg_state(adev, AMD_CG_STATE_UNGATE);<o:p></o:p> +<o:p></o:p> + for (i = adev->num_ip_blocks - 1; i >= 0; i--) {<o:p></o:p> + if (!(adev->ip_blocks[i].version->type ==<o:p></o:p> + AMD_IP_BLOCK_TYPE_GFX ||<o:p></o:p> + adev->ip_blocks[i].version->type ==<o:p></o:p> + AMD_IP_BLOCK_TYPE_SDMA))<o:p></o:p> + continue;<o:p></o:p> +<o:p></o:p> + r = adev->ip_blocks[i].version->funcs->suspend(adev);<o:p></o:p> +<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(adev->dev,<o:p></o:p> + "suspend of IP block <%s> failed %d\n",<o:p></o:p> + adev->ip_blocks[i].version->funcs->name, r);<o:p></o:p> + return r;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + adev->ip_blocks[i].status.hw = false;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + return r;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +static int<o:p></o:p> +aldebaran_mode2_prepare_hwcontext(struct amdgpu_reset_control *reset_ctl,<o:p></o:p> + struct amdgpu_reset_context *reset_context)<o:p></o:p> +{<o:p></o:p> + int r = 0;<o:p></o:p> + struct amdgpu_device *adev = (struct amdgpu_device *)reset_ctl->handle;<o:p></o:p> +<o:p></o:p> + dev_dbg(adev->dev, "Aldebaran prepare hw context\n");<o:p></o:p> + /* Don't suspend on bare metal if we are not going to HW reset the ASIC */<o:p></o:p> + if (!amdgpu_sriov_vf(adev))<o:p></o:p> + r = aldebaran_mode2_suspend_ip(adev);<o:p></o:p> +<o:p></o:p> + return r;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +void aldebaran_async_reset(struct work_struct *work)<o:p></o:p> +{<o:p></o:p> + struct amdgpu_reset_handler *handler;<o:p></o:p> + struct amdgpu_reset_control *reset_ctl =<o:p></o:p> + container_of(work, struct amdgpu_reset_control, reset_work);<o:p></o:p> + struct amdgpu_device *adev = (struct amdgpu_device *)reset_ctl->handle;<o:p></o:p> +<o:p></o:p> + list_for_each_entry(handler, &reset_ctl->reset_handlers,<o:p></o:p> + handler_list) {<o:p></o:p> + if (handler->reset_method == reset_ctl->active_reset) {<o:p></o:p> + dev_dbg(adev->dev, "Resetting device\n");<o:p></o:p> + handler->do_reset(adev);<o:p></o:p> + break;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +static int aldebaran_mode2_reset(struct amdgpu_device *adev)<o:p></o:p> +{<o:p></o:p> + /* disable BM */<o:p></o:p> + pci_clear_master(adev->pdev);<o:p></o:p> + adev->asic_reset_res = amdgpu_dpm_mode2_reset(adev);<o:p></o:p> + return adev->asic_reset_res;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +static int<o:p></o:p> +aldebaran_mode2_perform_reset(struct amdgpu_reset_control *reset_ctl,<o:p></o:p> + struct amdgpu_reset_context *reset_context)<o:p></o:p> +{<o:p></o:p> + struct amdgpu_device *tmp_adev = NULL;<o:p></o:p> + struct amdgpu_device *adev = (struct amdgpu_device *)reset_ctl->handle;<o:p></o:p> + int r = 0;<o:p></o:p> +<o:p></o:p> + dev_dbg(adev->dev, "aldebaran perform hw reset\n");<o:p></o:p> + if (reset_context->hive == NULL) {<o:p></o:p> + /* Wrong context, return error */<o:p></o:p> + return -EINVAL;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + list_for_each_entry(tmp_adev, &reset_context->hive->device_list,<o:p></o:p> + gmc.xgmi.head) {<o:p></o:p> + mutex_lock(&tmp_adev->reset_cntl->reset_lock);<o:p></o:p> + tmp_adev->reset_cntl->active_reset = AMD_RESET_METHOD_MODE2;<o:p></o:p> + }<o:p></o:p> + /*<o:p></o:p> + * Mode2 reset doesn't need any sync between nodes in XGMI hive, instead launch<o:p></o:p> + * them together so that they can be completed asynchronously on multiple nodes<o:p></o:p> + */<o:p></o:p> + list_for_each_entry(tmp_adev, &reset_context->hive->device_list,<o:p></o:p> + gmc.xgmi.head) {<o:p></o:p> + /* For XGMI run all resets in parallel to speed up the process */<o:p></o:p> + if (tmp_adev->gmc.xgmi.num_physical_nodes > 1) {<o:p></o:p> + if (!queue_work(system_unbound_wq,<o:p></o:p> + &tmp_adev->reset_cntl->reset_work))<o:p></o:p> + r = -EALREADY;<o:p></o:p> + } else<o:p></o:p> + r = aldebaran_mode2_reset(tmp_adev);<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(tmp_adev->dev,<o:p></o:p> + "ASIC reset failed with error, %d for drm dev, %s",<o:p></o:p> + r, adev_to_drm(tmp_adev)->unique);<o:p></o:p> + break;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + /* For XGMI wait for all resets to complete before proceed */<o:p></o:p> + if (!r) {<o:p></o:p> + list_for_each_entry(tmp_adev,<o:p></o:p> + &reset_context->hive->device_list,<o:p></o:p> + gmc.xgmi.head) {<o:p></o:p> + if (tmp_adev->gmc.xgmi.num_physical_nodes > 1) {<o:p></o:p> + flush_work(&tmp_adev->reset_cntl->reset_work);<o:p></o:p> + r = tmp_adev->asic_reset_res;<o:p></o:p> + if (r)<o:p></o:p> + break;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + list_for_each_entry(tmp_adev, &reset_context->hive->device_list,<o:p></o:p> + gmc.xgmi.head) {<o:p></o:p> + mutex_unlock(&tmp_adev->reset_cntl->reset_lock);<o:p></o:p> + tmp_adev->reset_cntl->active_reset = AMD_RESET_METHOD_NONE;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + return r;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +static int aldebaran_mode2_restore_ip(struct amdgpu_device *adev)<o:p></o:p> +{<o:p></o:p> + struct amdgpu_firmware_info *ucode_list[AMDGPU_UCODE_ID_MAXIMUM];<o:p></o:p> + struct amdgpu_firmware_info *ucode;<o:p></o:p> + struct amdgpu_ip_block *cmn_block;<o:p></o:p> + int ucode_count = 0;<o:p></o:p> + int i, r;<o:p></o:p> +<o:p></o:p> + dev_dbg(adev->dev, "Reloading ucodes after reset\n");<o:p></o:p> + for (i = 0; i < adev->firmware.max_ucodes; i++) {<o:p></o:p> + ucode = &adev->firmware.ucode[i];<o:p></o:p> + if (!ucode->fw)<o:p></o:p> + continue;<o:p></o:p> + switch (ucode->ucode_id) {<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA0:<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA1:<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA2:<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA3:<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA4:<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA5:<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA6:<o:p></o:p> + case AMDGPU_UCODE_ID_SDMA7:<o:p></o:p> + case AMDGPU_UCODE_ID_CP_MEC1:<o:p></o:p> + case AMDGPU_UCODE_ID_CP_MEC1_JT:<o:p></o:p> + case AMDGPU_UCODE_ID_RLC_RESTORE_LIST_CNTL:<o:p></o:p> + case AMDGPU_UCODE_ID_RLC_RESTORE_LIST_GPM_MEM:<o:p></o:p> + case AMDGPU_UCODE_ID_RLC_RESTORE_LIST_SRM_MEM:<o:p></o:p> + case AMDGPU_UCODE_ID_RLC_G:<o:p></o:p> + ucode_list[ucode_count++] = ucode;<o:p></o:p> + break;<o:p></o:p> + default:<o:p></o:p> + break;<o:p></o:p> + };<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + /* Reinit NBIF block */<o:p></o:p> + cmn_block =<o:p></o:p> + amdgpu_device_ip_get_ip_block(adev, AMD_IP_BLOCK_TYPE_COMMON);<o:p></o:p> + if (unlikely(!cmn_block)) {<o:p></o:p> + dev_err(adev->dev, "Failed to get BIF handle\n");<o:p></o:p> + return -EINVAL;<o:p></o:p> + }<o:p></o:p> + r = cmn_block->version->funcs->resume(adev);<o:p></o:p> + if (r)<o:p></o:p> + return r;<o:p></o:p> +<o:p></o:p> + /* Reinit GFXHUB */<o:p></o:p> + adev->gfxhub.funcs->init(adev);<o:p></o:p> + r = adev->gfxhub.funcs->gart_enable(adev);<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(adev->dev, "GFXHUB gart reenable failed after reset\n");<o:p></o:p> + return r;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + /* Reload GFX firmware */<o:p></o:p> + r = psp_load_fw_list(&adev->psp, ucode_list, ucode_count);<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(adev->dev, "GFX ucode load failed after reset\n");<o:p></o:p> + return r;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + /* Resume RLC, FW needs RLC alive to complete reset process */<o:p></o:p> + adev->gfx.rlc.funcs->resume(adev);<o:p></o:p> +<o:p></o:p> + /* Wait for FW reset event complete */<o:p></o:p> + r = smu_wait_for_event(adev, SMU_EVENT_RESET_COMPLETE, 0);<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(adev->dev,<o:p></o:p> + "Failed to get response from firmware after reset\n");<o:p></o:p> + return r;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + for (i = 0; i < adev->num_ip_blocks; i++) {<o:p></o:p> + if (!(adev->ip_blocks[i].version->type ==<o:p></o:p> + AMD_IP_BLOCK_TYPE_GFX ||<o:p></o:p> + adev->ip_blocks[i].version->type ==<o:p></o:p> + AMD_IP_BLOCK_TYPE_SDMA))<o:p></o:p> + continue;<o:p></o:p> + r = adev->ip_blocks[i].version->funcs->resume(adev);<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(adev->dev,<o:p></o:p> + "resume of IP block <%s> failed %d\n",<o:p></o:p> + adev->ip_blocks[i].version->funcs->name, r);<o:p></o:p> + return r;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + adev->ip_blocks[i].status.hw = true;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + for (i = 0; i < adev->num_ip_blocks; i++) {<o:p></o:p> + if (!(adev->ip_blocks[i].version->type ==<o:p></o:p> + AMD_IP_BLOCK_TYPE_GFX ||<o:p></o:p> + adev->ip_blocks[i].version->type ==<o:p></o:p> + AMD_IP_BLOCK_TYPE_SDMA ||<o:p></o:p> + adev->ip_blocks[i].version->type ==<o:p></o:p> + AMD_IP_BLOCK_TYPE_COMMON))<o:p></o:p> + continue;<o:p></o:p> +<o:p></o:p> + if (adev->ip_blocks[i].version->funcs->late_init) {<o:p></o:p> + r = adev->ip_blocks[i].version->funcs->late_init(<o:p></o:p> + (void *)adev);<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(adev->dev,<o:p></o:p> + "late_init of IP block <%s> failed %d after reset\n",<o:p></o:p> + adev->ip_blocks[i].version->funcs->name,<o:p></o:p> + r);<o:p></o:p> + return r;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> + adev->ip_blocks[i].status.late_initialized = true;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + amdgpu_device_set_cg_state(adev, AMD_CG_STATE_GATE);<o:p></o:p> + amdgpu_device_set_pg_state(adev, AMD_PG_STATE_GATE);<o:p></o:p> +<o:p></o:p> + return r;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +static int<o:p></o:p> +aldebaran_mode2_restore_hwcontext(struct amdgpu_reset_control *reset_ctl,<o:p></o:p> + struct amdgpu_reset_context *reset_context)<o:p></o:p> +{<o:p></o:p> + int r;<o:p></o:p> + struct amdgpu_device *tmp_adev = NULL;<o:p></o:p> +<o:p></o:p> + if (reset_context->hive == NULL) {<o:p></o:p> + /* Wrong context, return error */<o:p></o:p> + return -EINVAL;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + list_for_each_entry(tmp_adev, &reset_context->hive->device_list,<o:p></o:p> + gmc.xgmi.head) {<o:p></o:p> + dev_info(tmp_adev->dev,<o:p></o:p> + "GPU reset succeeded, trying to resume\n");<o:p></o:p> + r = aldebaran_mode2_restore_ip(tmp_adev);<o:p></o:p> + if (r)<o:p></o:p> + goto end;<o:p></o:p> +<o:p></o:p> + /*<o:p></o:p> + * Add this ASIC as tracked as reset was already<o:p></o:p> + * complete successfully.<o:p></o:p> + */<o:p></o:p> + amdgpu_register_gpu_instance(tmp_adev);<o:p></o:p> +<o:p></o:p> + /* Resume RAS */<o:p></o:p> + amdgpu_ras_resume(tmp_adev);<o:p></o:p> +<o:p></o:p> + /* Update PSP FW topology after reset */<o:p></o:p> + if (reset_context->hive &&<o:p></o:p> + tmp_adev->gmc.xgmi.num_physical_nodes > 1)<o:p></o:p> + r = amdgpu_xgmi_update_topology(reset_context->hive,<o:p></o:p> + tmp_adev);<o:p></o:p> +<o:p></o:p> + if (!r) {<o:p></o:p> + amdgpu_irq_gpu_reset_resume_helper(tmp_adev);<o:p></o:p> +<o:p></o:p> + r = amdgpu_ib_ring_tests(tmp_adev);<o:p></o:p> + if (r) {<o:p></o:p> + dev_err(tmp_adev->dev,<o:p></o:p> + "ib ring test failed (%d).\n", r);<o:p></o:p> + r = -EAGAIN;<o:p></o:p> + tmp_adev->asic_reset_res = r;<o:p></o:p> + goto end;<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> +end:<o:p></o:p> + return r;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +static struct amdgpu_reset_handler aldebaran_mode2_handler = {<o:p></o:p> + .reset_method = AMD_RESET_METHOD_MODE2,<o:p></o:p> + .prepare_env = NULL,<o:p></o:p> + .prepare_hwcontext = aldebaran_mode2_prepare_hwcontext,<o:p></o:p> + .perform_reset = aldebaran_mode2_perform_reset,<o:p></o:p> + .restore_hwcontext = aldebaran_mode2_restore_hwcontext,<o:p></o:p> + .restore_env = NULL,<o:p></o:p> + .do_reset = aldebaran_mode2_reset,<o:p></o:p> +};<o:p></o:p> +<o:p></o:p> +int aldebaran_reset_init(struct amdgpu_device *adev)<o:p></o:p> +{<o:p></o:p> + struct amdgpu_reset_control *reset_ctl;<o:p></o:p> +<o:p></o:p> + reset_ctl = kzalloc(sizeof(*reset_ctl), GFP_KERNEL);<o:p></o:p> + if (!reset_ctl)<o:p></o:p> + return -ENOMEM;<o:p></o:p> +<o:p></o:p> + reset_ctl->handle = adev;<o:p></o:p> + reset_ctl->async_reset = aldebaran_async_reset;<o:p></o:p> + reset_ctl->active_reset = AMD_RESET_METHOD_NONE;<o:p></o:p> + reset_ctl->get_reset_handler = aldebaran_get_reset_handler;<o:p></o:p> +<o:p></o:p> + INIT_LIST_HEAD(&reset_ctl->reset_handlers);<o:p></o:p> + INIT_WORK(&reset_ctl->reset_work, reset_ctl->async_reset);<o:p></o:p> + /* Only mode2 is handled through reset control now */<o:p></o:p> + amdgpu_reset_add_handler(reset_ctl, &aldebaran_mode2_handler);<o:p></o:p> +<o:p></o:p> + adev->reset_cntl = reset_ctl;<o:p></o:p> +<o:p></o:p> + return 0;<o:p></o:p> +}<o:p></o:p> +<o:p></o:p> +int aldebaran_reset_fini(struct amdgpu_device *adev)<o:p></o:p> +{<o:p></o:p> + kfree(adev->reset_cntl);<o:p></o:p> + adev->reset_cntl = NULL;<o:p></o:p> + return 0;<o:p></o:p> +}<o:p></o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/aldebaran.h b/drivers/gpu/drm/amd/amdgpu/aldebaran.h<o:p></o:p> new file mode 100644<o:p></o:p> index 000000000000..a07db5454d49<o:p></o:p> --- /dev/null<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/aldebaran.h<o:p></o:p> @@ -0,0 +1,32 @@<o:p></o:p> +/*<o:p></o:p> + * Copyright 2021 Advanced Micro Devices, Inc.<o:p></o:p> + *<o:p></o:p> + * Permission is hereby granted, free of charge, to any person obtaining a<o:p></o:p> + * copy of this software and associated documentation files (the "Software"),<o:p></o:p> + * to deal in the Software without restriction, including without limitation<o:p></o:p> + * the rights to use, copy, modify, merge, publish, distribute, sublicense,<o:p></o:p> + * and/or sell copies of the Software, and to permit persons to whom the<o:p></o:p> + * Software is furnished to do so, subject to the following conditions:<o:p></o:p> + *<o:p></o:p> + * The above copyright notice and this permission notice shall be included in<o:p></o:p> + * all copies or substantial portions of the Software.<o:p></o:p> + *<o:p></o:p> + * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR<o:p></o:p> + * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,<o:p></o:p> + * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL<o:p></o:p> + * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR<o:p></o:p> + * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,<o:p></o:p> + * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR<o:p></o:p> + * OTHER DEALINGS IN THE SOFTWARE.<o:p></o:p> + *<o:p></o:p> + */<o:p></o:p> +<o:p></o:p> +#ifndef __ALDEBARAN_H__<o:p></o:p> +#define __ALDEBARAN_H__<o:p></o:p> +<o:p></o:p> +#include "amdgpu.h"<o:p></o:p> +<o:p></o:p> +int aldebaran_reset_init(struct amdgpu_device *adev);<o:p></o:p> +int aldebaran_reset_fini(struct amdgpu_device *adev);<o:p></o:p> +<o:p></o:p> +#endif<o:p></o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/amdgpu_reset.c b/drivers/gpu/drm/amd/amdgpu/amdgpu_reset.c<o:p></o:p> index 5bc94b8320ba..02afd4115675 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/amdgpu_reset.c<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/amdgpu_reset.c<o:p></o:p> @@ -36,6 +36,14 @@ int amdgpu_reset_init(struct amdgpu_device *adev)<o:p></o:p> {<o:p></o:p> int ret = 0;<o:p></o:p> <o:p></o:p> + switch (adev->asic_type) {<o:p></o:p> + case CHIP_ALDEBARAN:<o:p></o:p> + ret = aldebaran_reset_init(adev);<o:p></o:p> + break;<o:p></o:p> + default:<o:p></o:p> + break;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> return ret;<o:p></o:p> }<o:p></o:p> <o:p></o:p> @@ -43,6 +51,14 @@ int amdgpu_reset_fini(struct amdgpu_device *adev)<o:p></o:p> {<o:p></o:p> int ret = 0;<o:p></o:p> <o:p></o:p> + switch (adev->asic_type) {<o:p></o:p> + case CHIP_ALDEBARAN:<o:p></o:p> + ret = aldebaran_reset_fini(adev);<o:p></o:p> + break;<o:p></o:p> + default:<o:p></o:p> + break;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> return ret;<o:p></o:p> }<o:p></o:p> <o:p></o:p> diff --git a/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c b/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c<o:p></o:p> index 63512370a51b..99f58439f3d5 100644<o:p></o:p> --- a/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c<o:p></o:p> +++ b/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c<o:p></o:p> @@ -4024,8 +4024,14 @@ static int gfx_v9_0_hw_fini(void *handle)<o:p></o:p> }<o:p></o:p> <o:p></o:p> gfx_v9_0_cp_enable(adev, false);<o:p></o:p> - adev->gfx.rlc.funcs->stop(adev);<o:p></o:p> <o:p></o:p> + /* Skip suspend with A+A reset */<o:p></o:p> + if (adev->gmc.xgmi.connected_to_cpu && amdgpu_in_reset(adev)) {<o:p></o:p> + dev_dbg(adev->dev, "Device in reset. Skipping RLC halt\n");<o:p></o:p> + return 0;<o:p></o:p> + }<o:p></o:p> +<o:p></o:p> + adev->gfx.rlc.funcs->stop(adev);<o:p></o:p> return 0;<o:p></o:p> }<o:p></o:p> <o:p></o:p> -- <o:p></o:p> 2.17.1<o:p></o:p> <o:p> </o:p> </div> </body> </html>