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<p class="msipheadera4477989" align="Left" style="margin:0"><span style="font-size:10.0pt;font-family:Arial;color:#0000FF">[AMD Official Use Only]</span></p>
<br>
<div class="WordSection1">
<p class="MsoNormal">This patch add missing AMD ASIC register for DP programming in up stream.<o:p></o:p></p>
<p class="MsoNormal"><o:p> </o:p></p>
<p class="MsoNormal">From 05768b78865d9b41a1d35e9f8e34901321208f2a Mon Sep 17 00:00:00 2001<o:p></o:p></p>
<p class="MsoNormal">From: Hersen Wu <a href="mailto:hersenwu@amd.com">hersenwu@amd.com</a><o:p></o:p></p>
<p class="MsoNormal">Date: Thu, 26 Aug 2021 12:49:08 -0400<o:p></o:p></p>
<p class="MsoNormal">Subject: [PATCH] drm/amd/display: add dcn register DP_MSA_VBID_MISC for dcn1.x<o:p></o:p></p>
<p class="MsoNormal">and dcn2.x<o:p></o:p></p>
<p class="MsoNormal"><o:p> </o:p></p>
<p class="MsoNormal">DP_MSA_VBID_MISC is missing in upstream. this register is needed<o:p></o:p></p>
<p class="MsoNormal">for DP programming.<o:p></o:p></p>
<p class="MsoNormal"><o:p> </o:p></p>
<p class="MsoNormal">Signed-off-by: Hersen Wu <a href="mailto:hersenwu@amd.com">hersenwu@amd.com</a><o:p></o:p></p>
<p class="MsoNormal">---<o:p></o:p></p>
<p class="MsoNormal">drivers/gpu/drm/amd/display/dc/dcn10/dcn10_stream_encoder.h | 1 +<o:p></o:p></p>
<p class="MsoNormal">1 file changed, 1 insertion(+)<o:p></o:p></p>
<p class="MsoNormal"><o:p> </o:p></p>
<p class="MsoNormal">diff --git a/drivers/gpu/drm/amd/display/dc/dcn10/dcn10_stream_encoder.h b/drivers/gpu/drm/amd/display/dc/dcn10/dcn10_stream_encoder.h<o:p></o:p></p>
<p class="MsoNormal">index 0d86df97878c..35acb3342e31 100644<o:p></o:p></p>
<p class="MsoNormal">--- a/drivers/gpu/drm/amd/display/dc/dcn10/dcn10_stream_encoder.h<o:p></o:p></p>
<p class="MsoNormal">+++ b/drivers/gpu/drm/amd/display/dc/dcn10/dcn10_stream_encoder.h<o:p></o:p></p>
<p class="MsoNormal">@@ -73,6 +73,7 @@<o:p></o:p></p>
<p class="MsoNormal"> SRI(HDMI_ACR_48_1, DIG, id),\<o:p></o:p></p>
<p class="MsoNormal"> SRI(DP_DB_CNTL, DP, id), \<o:p></o:p></p>
<p class="MsoNormal"> SRI(DP_MSA_MISC, DP, id), \<o:p></o:p></p>
<p class="MsoNormal">+ SRI(DP_MSA_VBID_MISC, DP, id), \<o:p></o:p></p>
<p class="MsoNormal"> SRI(DP_MSA_COLORIMETRY, DP, id), \<o:p></o:p></p>
<p class="MsoNormal"> SRI(DP_MSA_TIMING_PARAM1, DP, id), \<o:p></o:p></p>
<p class="MsoNormal"> SRI(DP_MSA_TIMING_PARAM2, DP, id), \<o:p></o:p></p>
<p class="MsoNormal">-- <o:p></o:p></p>
<p class="MsoNormal">2.17.1<o:p></o:p></p>
</div>
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