<html>
<head>
<meta http-equiv="Content-Type" content="text/html; charset=us-ascii">
<style type="text/css" style="display:none;"> P {margin-top:0;margin-bottom:0;} </style>
</head>
<body dir="ltr">
<p style="font-family:Arial;font-size:10pt;color:#0000FF;margin:5pt;" align="Left">
[AMD Official Use Only - General]<br>
</p>
<br>
<div>
<div style="font-family: Calibri, Arial, Helvetica, sans-serif; font-size: 12pt; color: rgb(0, 0, 0); background-color: rgb(255, 255, 255);" class="elementToProof">
Acked-by: Alex Deucher <alexander.deucher@amd.com><br>
</div>
<div id="appendonsend"></div>
<hr style="display:inline-block;width:98%" tabindex="-1">
<div id="divRplyFwdMsg" dir="ltr"><font face="Calibri, sans-serif" style="font-size:11pt" color="#000000"><b>From:</b> amd-gfx <amd-gfx-bounces@lists.freedesktop.org> on behalf of Mario Limonciello <mario.limonciello@amd.com><br>
<b>Sent:</b> Monday, February 20, 2023 1:10 PM<br>
<b>To:</b> amd-gfx@lists.freedesktop.org <amd-gfx@lists.freedesktop.org><br>
<b>Cc:</b> Gong, Richard <Richard.Gong@amd.com>; Limonciello, Mario <Mario.Limonciello@amd.com><br>
<b>Subject:</b> [PATCH] drm/amd: Fix initialization for nbio 7.5.1</font>
<div> </div>
</div>
<div class="BodyFragment"><font size="2"><span style="font-size:11pt;">
<div class="PlainText">A mistake has been made in the BIOS for some ASICs with NBIO 7.5.1<br>
where some NBIO registers aren't properly setup.<br>
<br>
Ensure that they're set during initialization.<br>
<br>
Tested-by: Richard Gong <richard.gong@amd.com><br>
Signed-off-by: Mario Limonciello <mario.limonciello@amd.com><br>
---<br>
 drivers/gpu/drm/amd/amdgpu/nbio_v7_2.c | 5 +++++<br>
 1 file changed, 5 insertions(+)<br>
<br>
diff --git a/drivers/gpu/drm/amd/amdgpu/nbio_v7_2.c b/drivers/gpu/drm/amd/amdgpu/nbio_v7_2.c<br>
index 31776b12e4c45..4b0d563c6522c 100644<br>
--- a/drivers/gpu/drm/amd/amdgpu/nbio_v7_2.c<br>
+++ b/drivers/gpu/drm/amd/amdgpu/nbio_v7_2.c<br>
@@ -382,6 +382,11 @@ static void nbio_v7_2_init_registers(struct amdgpu_device *adev)<br>
                 if (def != data)<br>
                         WREG32_PCIE_PORT(SOC15_REG_OFFSET(NBIO, 0, regBIF1_PCIE_MST_CTRL_3), data);<br>
                 break;<br>
+       case IP_VERSION(7, 5, 1):<br>
+               data = RREG32_SOC15(NBIO, 0, regRCC_DEV2_EPF0_STRAP2);<br>
+               data &= ~RCC_DEV2_EPF0_STRAP2__STRAP_NO_SOFT_RESET_DEV2_F0_MASK;<br>
+               WREG32_SOC15(NBIO, 0, regRCC_DEV2_EPF0_STRAP2, data);<br>
+               fallthrough;<br>
         default:<br>
                 def = data = RREG32_PCIE_PORT(SOC15_REG_OFFSET(NBIO, 0, regPCIE_CONFIG_CNTL));<br>
                 data = REG_SET_FIELD(data, PCIE_CONFIG_CNTL,<br>
-- <br>
2.25.1<br>
<br>
</div>
</span></font></div>
</div>
</body>
</html>