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<p class="msipheaderdf3d92d6" align="Left" style="margin:0"><span style="font-size:10.0pt;font-family:Arial;color:#0000FF">[AMD Official Use Only - General]</span></p>
<br>
<div class="WordSection1">
<p class="MsoNormal"> Due to raven/raven2 maybe enable sclk slow down,<o:p></o:p></p>
<p class="MsoNormal"> they cannot get clock count by the RLC at the auto level of dpm performance.<o:p></o:p></p>
<p class="MsoNormal"> So switch to golden tsc register.<o:p></o:p></p>
<p class="MsoNormal"><o:p></o:p></p>
<p class="MsoNormal"> Signed-off-by: Jesse Zhang <<a href="mailto:Jesse.Zhang@amd.com">Jesse.Zhang@amd.com</a>><o:p></o:p></p>
<p class="MsoNormal"> Signed-off-by: Evan Quan <<a href="mailto:evan.quan@amd.com">evan.quan@amd.com</a>><o:p></o:p></p>
<p class="MsoNormal"><o:p></o:p></p>
<p class="MsoNormal">diff --git a/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c b/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c<o:p></o:p></p>
<p class="MsoNormal">index ae09fc1cfe6b..c99d9e642e51 100644<o:p></o:p></p>
<p class="MsoNormal">--- a/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c<o:p></o:p></p>
<p class="MsoNormal">+++ b/drivers/gpu/drm/amd/amdgpu/gfx_v9_0.c<o:p></o:p></p>
<p class="MsoNormal">@@ -149,6 +149,16 @@ MODULE_FIRMWARE("amdgpu/aldebaran_sjt_mec2.bin");<o:p></o:p></p>
<p class="MsoNormal">#define mmGOLDEN_TSC_COUNT_LOWER_Renoir 0x0026<o:p></o:p></p>
<p class="MsoNormal">#define mmGOLDEN_TSC_COUNT_LOWER_Renoir_BASE_IDX 1<o:p></o:p></p>
<p class="MsoNormal"><o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_UPPER_Raven 0x007a<o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_UPPER_Raven_BASE_IDX 0<o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_LOWER_Raven 0x007b<o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_LOWER_Raven_BASE_IDX 0<o:p></o:p></p>
<p class="MsoNormal">+<o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_UPPER_Raven2 0x0068<o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_UPPER_Raven2_BASE_IDX 0<o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_LOWER_Raven2 0x0069<o:p></o:p></p>
<p class="MsoNormal">+#define mmGOLDEN_TSC_COUNT_LOWER_Raven2_BASE_IDX 0<o:p></o:p></p>
<p class="MsoNormal">+<o:p></o:p></p>
<p class="MsoNormal">enum ta_ras_gfx_subblock {<o:p></o:p></p>
<p class="MsoNormal"> /*CPC*/<o:p></o:p></p>
<p class="MsoNormal"> TA_RAS_BLOCK__GFX_CPC_INDEX_START = 0,<o:p></o:p></p>
<p class="MsoNormal">@@ -3988,6 +3998,36 @@ static uint64_t gfx_v9_0_get_gpu_clock_counter(struct amdgpu_device *adev)<o:p></o:p></p>
<p class="MsoNormal"> preempt_enable();<o:p></o:p></p>
<p class="MsoNormal"> clock = clock_lo | (clock_hi << 32ULL);<o:p></o:p></p>
<p class="MsoNormal"> break;<o:p></o:p></p>
<p class="MsoNormal">+ case IP_VERSION(9, 1, 0):<o:p></o:p></p>
<p class="MsoNormal">+ preempt_disable();<o:p></o:p></p>
<p class="MsoNormal">+ clock_hi = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_UPPER_Raven);<o:p></o:p></p>
<p class="MsoNormal">+ clock_lo = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_LOWER_Raven);<o:p></o:p></p>
<p class="MsoNormal">+ hi_check = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_UPPER_Raven);<o:p></o:p></p>
<p class="MsoNormal">+ /* The PWR TSC clock frequency is 100MHz, which sets 32-bit carry over<o:p></o:p></p>
<p class="MsoNormal">+ * roughly every 42 seconds.<o:p></o:p></p>
<p class="MsoNormal">+ */<o:p></o:p></p>
<p class="MsoNormal">+ if (hi_check != clock_hi) {<o:p></o:p></p>
<p class="MsoNormal">+ clock_lo = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_LOWER_Raven);<o:p></o:p></p>
<p class="MsoNormal">+ clock_hi = hi_check;<o:p></o:p></p>
<p class="MsoNormal">+ }<o:p></o:p></p>
<p class="MsoNormal">+ preempt_enable();<o:p></o:p></p>
<p class="MsoNormal">+ clock = clock_lo | (clock_hi << 32ULL);<o:p></o:p></p>
<p class="MsoNormal">+ break;<o:p></o:p></p>
<p class="MsoNormal">+ case IP_VERSION(9, 2, 2):<o:p></o:p></p>
<p class="MsoNormal">+ preempt_disable();<o:p></o:p></p>
<p class="MsoNormal">+ clock_hi = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_UPPER_Raven2);<o:p></o:p></p>
<p class="MsoNormal">+ clock_lo = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_LOWER_Raven2);<o:p></o:p></p>
<p class="MsoNormal">+ hi_check = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_UPPER_Raven2);<o:p></o:p></p>
<p class="MsoNormal">+ /* The PWR TSC clock frequency is 100MHz, which sets 32-bit carry over<o:p></o:p></p>
<p class="MsoNormal">+ * roughly every 42 seconds.<o:p></o:p></p>
<p class="MsoNormal">+ */<o:p></o:p></p>
<p class="MsoNormal">+ if (hi_check != clock_hi) {<o:p></o:p></p>
<p class="MsoNormal">+ clock_lo = RREG32_SOC15_NO_KIQ(PWR, 0, mmGOLDEN_TSC_COUNT_LOWER_Raven2);<o:p></o:p></p>
<p class="MsoNormal">+ clock_hi = hi_check;<o:p></o:p></p>
<p class="MsoNormal">+ }<o:p></o:p></p>
<p class="MsoNormal">+ preempt_enable();<o:p></o:p></p>
<p class="MsoNormal">+ clock = clock_lo | (clock_hi << 32ULL);<o:p></o:p></p>
<p class="MsoNormal">+ break;<o:p></o:p></p>
<p class="MsoNormal"> default:<o:p></o:p></p>
<p class="MsoNormal"> amdgpu_gfx_off_ctrl(adev, false);<o:p></o:p></p>
<p class="MsoNormal"> mutex_lock(&adev->gfx.gpu_clock_mutex);<o:p></o:p></p>
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