<div dir="ltr">Reviewed-by: Vinay Simha BN <<a href="mailto:simhavcs@gmail.com">simhavcs@gmail.com</a>></div><br><div class="gmail_quote"><div dir="ltr" class="gmail_attr">On Thu, Jun 16, 2022 at 3:55 AM Jiri Vanek <<a href="mailto:jirivanek1@gmail.com">jirivanek1@gmail.com</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">Use the same PCLK divide option (divide DSI clock to generate pixel clock)<br>
which is set to LVDS Configuration Register (LVCFG) also for a VSync delay<br>
calculation. Without this change an auxiliary variable could underflow<br>
during the calculation for some dual-link LVDS panels and then calculated<br>
VSync delay is wrong. This leads to a shifted picture on a panel.<br>
<br>
Tested-by: Jiri Vanek <<a href="mailto:jirivanek1@gmail.com" target="_blank">jirivanek1@gmail.com</a>><br>
Signed-off-by: Jiri Vanek <<a href="mailto:jirivanek1@gmail.com" target="_blank">jirivanek1@gmail.com</a>><br>
---<br>
 drivers/gpu/drm/bridge/tc358775.c | 2 +-<br>
 1 file changed, 1 insertion(+), 1 deletion(-)<br>
<br>
diff --git a/drivers/gpu/drm/bridge/tc358775.c b/drivers/gpu/drm/bridge/tc358775.c<br>
index cd2721ab02a9..fecb8558b49a 100644<br>
--- a/drivers/gpu/drm/bridge/tc358775.c<br>
+++ b/drivers/gpu/drm/bridge/tc358775.c<br>
@@ -430,7 +430,7 @@ static void tc_bridge_enable(struct drm_bridge *bridge)<br>
                val = TC358775_VPCTRL_MSF(1);<br>
<br>
        dsiclk = mode->crtc_clock * 3 * tc->bpc / tc->num_dsi_lanes / 1000;<br>
-       clkdiv = dsiclk / DIVIDE_BY_3 * tc->lvds_link;<br>
+       clkdiv = dsiclk / (tc->lvds_link == DUAL_LINK ? DIVIDE_BY_6 : DIVIDE_BY_3);<br>
        byteclk = dsiclk / 4;<br>
        t1 = hactive * (tc->bpc * 3 / 8) / tc->num_dsi_lanes;<br>
        t2 = ((100000 / clkdiv)) * (hactive + hback_porch + hsync_len + hfront_porch) / 1000;<br>
-- <br>
2.30.2<br>
<br>
</blockquote></div><br clear="all"><br>-- <br><div dir="ltr" class="gmail_signature">regards,<br>vinaysimha</div>