<html>
    <head>
      <base href="https://bugs.freedesktop.org/">
    </head>
    <body><span class="vcard"><a class="email" href="mailto:xuan--2010--bugs.freedesktop.org@baldauf.org" title="xuan--2010--bugs.freedesktop.org@baldauf.org">xuan--2010--bugs.freedesktop.org@baldauf.org</a>
</span> changed
          <a class="bz_bug_link 
          bz_status_ASSIGNED "
   title="ASSIGNED - [ivb] Unable to configure 3rd pipe (e.g. LVDS + DP + DP)"
   href="https://bugs.freedesktop.org/show_bug.cgi?id=89661">bug 89661</a>
          <br>
             <table border="1" cellspacing="0" cellpadding="8">
          <tr>
            <th>What</th>
            <th>Removed</th>
            <th>Added</th>
          </tr>

         <tr>
           <td style="text-align:right;">CC</td>
           <td>
                
           </td>
           <td>xuan--2010--bugs.freedesktop.org@baldauf.org
           </td>
         </tr></table>
      <p>
        <div>
            <b><a class="bz_bug_link 
          bz_status_ASSIGNED "
   title="ASSIGNED - [ivb] Unable to configure 3rd pipe (e.g. LVDS + DP + DP)"
   href="https://bugs.freedesktop.org/show_bug.cgi?id=89661#c23">Comment # 23</a>
              on <a class="bz_bug_link 
          bz_status_ASSIGNED "
   title="ASSIGNED - [ivb] Unable to configure 3rd pipe (e.g. LVDS + DP + DP)"
   href="https://bugs.freedesktop.org/show_bug.cgi?id=89661">bug 89661</a>
              from <span class="vcard"><a class="email" href="mailto:xuan--2010--bugs.freedesktop.org@baldauf.org" title="xuan--2010--bugs.freedesktop.org@baldauf.org">xuan--2010--bugs.freedesktop.org@baldauf.org</a>
</span></b>
        <pre>I, too, encounter this bug on HD 4000. Note that this bug only seems to surface
with LVDS+DP+DP, even if both DP pixel clocks are identical. It does not happen
with LVDS+DVI+DVI or LVDS+HDMI+HDMI (where the DVI or HDMI pixel clocks are
identical). (However, HDMI is not an option due to the lack of HDMI inputs at
my monitors and the need for a high pixel clock due to high monitor resolution.
The HDMI pixel clock limit seems to be around 225 MHz, while the effective DP
pixel clock limit seems to be around 395 MHz.)

Apparently, PLL sharing works for HDMI+HDMI, but PLL sharing does not work for
DP, while it should also work for DP+DP.</pre>
        </div>
      </p>


      <hr>
      <span>You are receiving this mail because:</span>

      <ul>
          <li>You are on the CC list for the bug.</li>
          <li>You are the assignee for the bug.</li>
          <li>You are the QA Contact for the bug.</li>
      </ul>
    </body>
</html>