<html>
    <head>
      <base href="https://bugs.freedesktop.org/">
    </head>
    <body>
      <p>
        <div>
            <b><a class="bz_bug_link 
          bz_status_NEW "
   title="NEW - [HSW] WARNING: CPU: 2 PID: 150 at drivers/gpu/drm/i915/intel_dp.c:1062 intel_dp_aux_transfer"
   href="https://bugs.freedesktop.org/show_bug.cgi?id=99098#c1">Comment # 1</a>
              on <a class="bz_bug_link 
          bz_status_NEW "
   title="NEW - [HSW] WARNING: CPU: 2 PID: 150 at drivers/gpu/drm/i915/intel_dp.c:1062 intel_dp_aux_transfer"
   href="https://bugs.freedesktop.org/show_bug.cgi?id=99098">bug 99098</a>
              from <span class="vcard"><a class="email" href="mailto:rrs@researchut.com" title="Ritesh Raj Sarraf <rrs@researchut.com>"> <span class="fn">Ritesh Raj Sarraf</span></a>
</span></b>
        <pre>rrs@learner:~$ sudo intel_reg_checker 
MI_MODE (0x209c): 0x00000000
  (bit 14) OK:   Async Flip Performance mode
  (bit 13) OK:   Flush Performance Mode
  (bit 12) FAIL: MI_FLUSH enable must be set
  (bit  6) FAIL: Vertex Shader Timer Dispatch Enable must be set
GFX_MODE (0x229c): 0x00000000
  (bit 13) PERF: Flush TLB Invalidation Mode should be set
GT_MODE (0x7008): 0x00000000
CACHE_MODE_0 (0x7000): 0x00000000
  (bit 15) OK:   Sampler L2 Disable
  (bit  9) PERF: Sampler L2 TLB Prefetch Enable should be set
  (bit  8) OK:   Depth Related Cache Pipelined Flush Disable
  (bit  5) OK:   STC LRA Eviction Policy
  (bit  4) OK:   RCC LRA Eviction Policy
  (bit  3) OK:   Hierarchical Z Disable
  (bit  0) OK:   Render Cache Operational Flush
CACHE_MODE_1 (0x7004): 0x00000000
  (bit 13) OK:   STC Address Lookup Optimization Disable
  (bit 12) OK:   HIZ LRA Eviction Policy
  (bit 11) OK:   DAP Instruction and State Cache Invalidate
  (bit 10) OK:   Instruction L1 Cache and In-Flight Queue Disable
  (bit  9) OK:   Instruction L2 Cache Fill Buffers Disable
  (bit  6) OK:   Pixel Backend sub-span collection Optimization Disable
  (bit  5) OK:   MCS Cache Disable
  (bit  4) OK:   Data Disable
  (bit  1) OK:   Instruction and State L2 Cache Disable
  (bit  0) OK:   Instruction and State L1 Cache Disable
FF_SLICE_CHICKEN (0x2088): 0x00000000
           OK:   chicken bits unset
3D_CHICKEN3 (0x2090): 0x00000000
           OK:   chicken bits unset
FF_SLICE_CS_CHICKEN1 (0x20e0): 0x00000000
           OK:   chicken bits unset
FF_SLICE_CS_CHICKEN2 (0x20e4): 0x00000000
           OK:   chicken bits unset
FF_SLICE_CS_CHICKEN3 (0x20e8): 0x00000000
           OK:   chicken bits unset
COMMON_SLICE_CHICKEN1 (0x7010): 0x00000000
           OK:   chicken bits unset
COMMON_SLICE_CHICKEN2 (0x7014): 0x00000000
           OK:   chicken bits unset
WM_CHICKEN (0x5580): 0x00000000
           OK:   chicken bits unset
HALF_SLICE_CHICKEN (0xe100): 0x00000000
           OK:   chicken bits unset
HALF_SLICE_CHICKEN2 (0xe180): 0x00000000
           OK:   chicken bits unset
ROW_CHICKEN (0xe4f0): 0x00000000
           OK:   chicken bits unset
ROW_CHICKEN2 (0xe4f4): 0x00000000
           OK:   chicken bits unset
ECOSKPD (0x21d0): 0x00000000
           OK:   chicken bits unset
2016-12-15 / 20:29:25 ♒♒♒  ☺</pre>
        </div>
      </p>


      <hr>
      <span>You are receiving this mail because:</span>

      <ul>
          <li>You are on the CC list for the bug.</li>
          <li>You are the assignee for the bug.</li>
          <li>You are the QA Contact for the bug.</li>
      </ul>
    </body>
</html>